中國粉體網(wǎng)訊  美國史丹佛大學(xué)(StanfordUniversity)的研究人員們在日前舉辦的2014年國際電子元件會議(IEDM)上展示了真正的3D晶片。大部份的3D晶片采用矽穿孔(TSV)的方式推疊不同的制造晶片，例如美光科技(MicronTechnology)的混合記憶體立方體(HMC)推疊DRAM晶粒。

    此外，總部設(shè)于美國奧勒岡州的新創(chuàng)公司BeSang將其專有制程技術(shù)授權(quán)給南韓的海力士半導(dǎo)體(SKHynixInc.)，用于打造出無需透過TSV的真正3D技術(shù)。

    然而，史丹佛大學(xué)所展示的是任何晶圓廠都能在標(biāo)準(zhǔn)的互補式金屬氧化物半導(dǎo)體(CMOS)上堆疊任何層數(shù)的邏輯與記憶體。在IEDM上，史丹佛大學(xué)在CMOS晶片上堆疊了2層的金屬氧化物電阻型隨機存取記憶體(PRAM)，以及1層利用碳奈米管(CNT)作為電晶體通道的邏輯電路。

    史丹佛大學(xué)展示的3D晶片以標(biāo)準(zhǔn)過孔方式連接4層電路，最底層是標(biāo)準(zhǔn)CMOS，最上層是碳奈米管邏輯電晶體，中間夾著2層RRAM。

    “對于使用傳統(tǒng)的跨層過孔而言，TSV技術(shù)至關(guān)重要，但關(guān)鍵在于如果你想達(dá)到無法以TSV實現(xiàn)的極高能源密度效率之時，”史丹佛大學(xué)電子工程系教授SubhasishMitra表示，“然而，我們能夠利用傳統(tǒng)過孔分別在各層之上順利地打造這些電路層，顯示我們的方法是可行的�！�

    史丹佛大學(xué)所采用的方法是在底層制造一種標(biāo)準(zhǔn)CMOS邏輯晶片，然后以二氧化矽絕緣體加以覆蓋，并且利用氬氣濺鍍蝕刻的方式使其平面化。在第二層的RRAM是由氮化鈦、氧化鉿(作為主動交換層)和鉑組成，然后在CMOS層上以200℃的溫度利用傳統(tǒng)TSV進(jìn)行制造(以免損壞CMOS)，以實現(xiàn)互連。

    然后，在經(jīng)過PRAM以及另一層絕緣二氧化矽沈積后，另一層絕緣二氧化矽則沈積于RRAM之上并實現(xiàn)平面化。最上層則先以碳奈米管進(jìn)行同向覆蓋，利用剝離(lift-off)方式形成石英晶片。為了實現(xiàn)足夠的密度，研究人員們進(jìn)行13次的碳奈米管轉(zhuǎn)換方式。然后再用傳統(tǒng)的內(nèi)層過孔(ILV)與微影技術(shù)，將碳奈米管制造于邏輯層上的電晶體通道中。

    “我們可以利用這種技術(shù)制造出任意層數(shù)，”史丹佛大學(xué)教授H.S.PhilipWong說：“我們使用相當(dāng)寬松的設(shè)計規(guī)則在學(xué)校的晶圓廠中制造這些電路層，但在其他的展示中則已證明我們的制程能一直微縮到現(xiàn)有采用過孔技術(shù)的20nm商用級�！�

    標(biāo)準(zhǔn)的平面型CMOS晶片(圖左)透過TSV分別堆疊邏輯元件與記憶體于不同的結(jié)構(gòu)；史丹佛大學(xué)的工程師為采用標(biāo)準(zhǔn)TSV的CMOS晶片上3層結(jié)構(gòu)進(jìn)行低溫制程，以實現(xiàn)更高密度。

    史丹佛大學(xué)的研究人員們還積極地展示在平面二氧化矽表面的碳奈米管性能，這是在平行碳奈米管上層利用標(biāo)準(zhǔn)圖形化技術(shù)，在場效電晶體(FET)中形成每通道約50個奈米管。研究人員們認(rèn)為，這種碳奈米管電晶體由于具備較矽晶更高10倍的能效，因而可望在未來取代矽晶電晶體技術(shù)。

    “我們想表達(dá)的是你可以先以標(biāo)準(zhǔn)矽晶CMOS作為底層，仍然能夠打造出3D晶片，但在未來，我們希望人們轉(zhuǎn)換成利用碳奈米管電晶體，因為他們的性能可進(jìn)一步擴展到超越矽晶，這就是為什么我們展示真正的碳奈米管電路，而不只是堆疊上的一個測試電晶體。”

    研究團隊們強調(diào)，必須確保這種碳奈米層在溫度夠低的情況下制造，才不至于損壞PRAM，而在足夠的低溫下制造PRAM，才不會損壞到底層的CMOS晶片。數(shù)以千計的過孔實現(xiàn)各層的互連，才能使得這種碳奈米管場效電晶體(CNTFET)成為PRAM的理想選擇。